Questneers : 신창환 교수 (고려대학교 전자전기공학부/반도체공학과), 이철호 교수 (서울대학교 전기정보공학부)
한 자릿수 나노미터 크기의 반도체 공정에 도달하면서 실리콘 기반 반도체 공정 기술의 한계에 봉착하면서, 구조 변화와 신소재 개발 등의 노력에도 불구하고 많은 새로운 기술들이 실현되는데 난항을 겪고 있다. 나노 단위보다 작은 옹스트롬 (Å) 급 단위의 반도체 제조 공정 기술 개발의 어려움은 무엇이며 이를 극복하고 미래 첨단 산업의 발전을 가속하기 위해서는 어떠한 노력이 필요할까?
삼성과 TSMC가 2025년 2나노미터(nm) 공정 양산을 시작할 예정이라는 기사처럼 최근 한 자릿수 나노미터 단위의 초미세집적공정 기술에 대한 뉴스를 어렵지 않게 접할 수 있다. 반도체 기술은 공정 미세화를 통해 더 많은 반도체 소자를 칩에 집적함으로써 성능을 발전시켜 왔다. 이러한 미세화는 나노미터 단위를 넘어 원자 하나의 지름과 그 척도가 비슷한 옹스트롬 단위를 바라보고 있다. 그러나 여러 가지 기술적 난관이 가로놓여 있다.
반도체의 역사는 1959년 금속산화막반도체 전계효과 트랜지스터(MOSFET)의 발명으로부터 시작된다. 그 후 실리콘(Si) 기반의 상보성 금속산화막반도체(CMOS) 공정 기술을 바탕으로 50년 동안 무어의 법칙에 따라 집적도를 1-2년마다 2배씩 높여가며 발전해 왔다. 그러나 실리콘 기반의 CMOS 공정은 미세화의 한계를 보이고 있다. 14나노미터 핀펫(FinFET) 공정의 도입 이후 이보다 더욱 미세화된 공정을 실현하기 위해 게이트 올 어라운드(Gate All-Around(GAA)) 나노와이어(nanowire), 나노시트(nanosheet) 등 새로운 형태의 설계와 새로운 소자를 도입 추진 중이다. 또한 노광공정(photolithography)에 의한 하향식(top-down) 공정이 나노미터 단위에서 한계에 도달함에 따라 옹스트롬 단위 XY축에서의 수평적 미세화와 더불어 Z축의 수직적 3차원 집적을 추구하면서 CMOS 공정의 집적도를 지속적으로 높이려고 노력하고 있는 중이다.
나노미터의 10분의 1인 옹스트롬급의 CMOS 공정을 구현하기 위해서는 몇 가지 해결해야 할 난제들이 있다. 참고로, 여기서 옹스트롬급이라 함은 미세 선폭을 의미하는 것이 아니라 1나노미터 이후(이하?)의 공정기술 노드(node)를 의미한다. 첫째, 현재의 노광장비의 기술발전 추세로는 옹스트롬급 CMOS 공정을 구현하기 어렵다. 둘째, 회로 선폭이 미세해질수록 누설전류 현상이 커지는데, 현재의 실리콘 소재는 이를 막는 데 적합하지 않다. 즉 옹스트롬 수준의 미세화를 위해서는 새로운 채널 소재가 필수적이다. 셋째, 반도체 산업에서 반세기 동안 구축해온 기존의 실리콘 기반 인프라가 막대하기 때문에 규모의 경제와 감가상각에 따른 비용우위가 있다. 이런 상황에서 새로운 소재와 설계를 반영한 신공정이 경쟁우위를 갖기 어렵다. 따라서 옹스트롬 단위의 공정이 가능한 신물질과 신기술은 반드시 기존 실리콘 기반 CMOS 공정과 호환이 되어야 한다. 이 과제들은 그 해답을 구하기가 아주 어려운 난제들이다.
현재 이와 관련한 연구들이 활발하게 진행되고 있다. 우선 한계에 직면한 수평적 미세화를 벗어나 수직적 통합을 통해 칩의 집적도를 높이기 위한 방안으로, 웨이퍼 표면에 이종의 물질이 있는 상태에서 서로 접합하는 하이브리드 접합기술이 개발되고 있다. 궁극적으로는 여러 층을 순차적으로 쌓는 단일 3차원 집적(Monolithic 3D Integration)을 통해 새로운 성능과 기능을 달성하려는 연구가 진행 중이다.
또한 실리콘 소재 자체의 한계를 극복하기 위해 옹스트롬 단위 두께의 2차원 채널물질과 같은 새로운 반도체 소재를 사용하기 위한 연구가 활발하게 이루어지고 있다. 다만, 이 경우에는 기존 CMOS 공정과의 호환이 문제가 된다. 즉 원자나 분자 수준에서 소자를 설계하고자 하는 상향식(bottom-up) 접근법의 일환으로 탄소나토튜브(CNT)나 그래핀 같은 1, 2차원 물질에 대해 지난 20여년간 많은 연구가 있었음에도 불구하고 기존 CMOS 공정과 호환이 되지 않아 산업계에서 신기술 투자를 결정할 수 없었다. 따라서 이 방향의 연구에서는 성숙되어 있는 CMOS 공정과의 접점을 확보하는 연구가 절실하다. 또한 상향식 접근법에서는 집적회로 구현을 위해서 상호보완적인 타입의 N형, P형 2차원 물질을 동시에 형성하는 기술이 필수적인데, P형 2차원 반도체의 캐리어 이동성은 N형보다 상대적으로 낮기 때문에 고성능을 발휘하기 어렵다. 이 문제를 극복하기 위한 P형 2차원 반도체에 대한 연구가 많이 부족한 실정이다. 하이브리드 접합이라는 관점에서 실리콘 기반 CMOS와 N형, P형 2차원 반도체를 결합하는 것도 하나의 유력한 해결책이 될 수도 있지만, 실현하기 위해서는 많은 연구가 필요하다.
2차원 반도체와 실리콘 기반 CMOS의 하이브리드 접합 기술을 만들 수 있다면, 성능(Performance), 전력(Power), 면적(Area), 비용(Cost) 측면에서 기존보다 뛰어난 옹스트롬급 CMOS 집적공정을 실현할 수 있을 것이다. 이 기술이 가능해진다면 인공지능, 자율주행차, 고성능 컴퓨팅 등 다양한 기술영역에서의 발전이 촉진될 것이고, 특히 에너지 효율성이 높아질 수 있기 때문에 최근 환경 문제로 대두되는 인공지능, 데이터 센터들의 전력 사용량 및 냉각 소모 비용들이 크게 개선될 것이다.
그간의 연구개발 경험을 돌이켜보면, 새로운 화두를 던지는 것이 늘 칭찬과 박수를 받는 일은 아니다. 세상이 놀랄 만한 아이디어로 기존의 틀을 깨고 사람들을 설득시키기 위해서는 센세이셔널하다는 표현만큼이나 엄청난 고통이 뒤따르게 된다. 하지만 철학과 비전을 명확하게 설정하고 몰입하게 되면, (사람들은) 한 번 더 진지하게 쳐다보게 되고, (이는) 세상의 관성을 극복하는 데 도움이 될 것이다.